Verilog HDLのテストベンチの入門書です。テストベンチは様々な記述方法が許されます。そのため自己流やパワープレイなどで記述している方もしくは、実機評価のみでテストベンチによる検証をやって来なかった方もいるかもしれません。本書はテストベンチ向けのVerilog HDLの文法解説や、構造化したテストベンチなどの例を通してテストベンチを書くことが出来る、または本書を通してテストベンチの型を考える材料になる内容になっています。(因みに、、UVMやsysteｍVerilogについては書いてません)